数字 IC 验证校招拆解：UVM、覆盖率与验证计划

岗位与流程

模块级验证（IP/子系统 testbench 搭建与用例开发）、SoC 级验证（系统场景、固件协同）、验证平台与方法学岗。流程一般为网申 → 笔试（数电+SV/Verilog+编程）→ 2~3 轮技术面 + HR 面。

高频专业题

1. UVM 的 phase 机制？sequence 和 driver 怎么握手？
2. 功能覆盖率和代码覆盖率的区别？覆盖率 100% 等于验证完备吗？
3. blocking 和 non-blocking 赋值区别？跨时钟域信号怎么处理、怎么验证 CDC？
4. 给一个 FIFO，你的验证计划怎么写？corner case 有哪些？
5. constrained random 和 directed test 各自适用什么场景？
6. scoreboard 报了一个不匹配，你的 debug 流程是什么？

面试风格

• 重验证思维：不只问语法，会给一个模块让你现场列验证点和异常场景。
• 常出手写题：用 SV 写一个简单的 assertion 或 covergroup。
• SoC 线追问系统视角：复位流程、低功耗场景、寄存器访问通路怎么验。

简历与准备建议

• 有 UVM 课程项目/竞赛的写清 DUT、环境结构、发现的 bug 数与覆盖率结果。
• 「发现过什么 bug」比「搭过什么环境」更打动面试官，准备 1~2 个 debug 故事。
• 刷题准备 SV 面试常见 100 题之外，动手跑通一个开源 UVM 环境（如对 APB/AXI IP）。