流程总览
网申 → 笔试（数电/Verilog/体系结构）→ 技术一面（手写 RTL+项目深挖）→ 技术二面（架构与场景题）→ HR 面。设计类岗位普遍有手写代码环节。
高频技术题
- 建立时间和保持时间违例分别怎么修？
- 手写一个异步 FIFO，空满标志怎么产生？格雷码为什么能跨时钟域？
- 阻塞赋值与非阻塞赋值的区别，分别在什么场景使用？
- 验证方向：UVM 的 sequence/driver/monitor 各自职责？覆盖率收敛怎么做？
- 模拟方向：运放的增益带宽积、失调电压来源与斯勒率限制。
项目深挖
- 课程/毕设的 RTL 项目会被逐行追问：为什么这样分频、状态机为什么这么编码、综合后时序多少。
- 有 FPGA 板级调试经历（哪怕是拨码开关点灯到 UART 通信）是显著加分项。
- 讲清楚工具链：仿真用什么、综合用什么、看波形定位过什么 bug。
准备清单
- 手写高频 RTL 题（分频、FIFO、序列检测状态机）至少各练 3 遍，白板不出语法错。
- 把跨时钟域三大处理（打两拍、握手、异步 FIFO）整理成可以脱稿讲 5 分钟的小专题。
- 关注目标公司产品线（SoC/GPU/存储/射频），反问环节体现行业认知。