FPGA 开发校招面试拆解：时序约束、跨时钟域与手写 RTL

岗位与去向

通信设备商、雷达电子院所、视频图像/工业相机、金融低延迟交易与自动驾驶域控团队校招 FPGA 逻辑开发岗；异构计算（FPGA 加速卡）方向持续增长。

一面高频题

1. 阻塞赋值与非阻塞赋值的区别？各用在什么场景？
2. 手写同步 FIFO：空满判断怎么做？异步 FIFO 为什么用格雷码？
3. 跨时钟域：单 bit 打两拍、多 bit 握手/异步 FIFO 的适用边界。
4. 状态机三段式写法的好处？手写「10110」序列检测。
5. setup/hold time 违例的成因与修复手段（流水、约束、物理优化）。
6. 亚稳态是什么？能彻底消除吗？
7. FPGA 内部资源：LUT、BRAM、DSP、SerDes 各自的用途。
8. 时序约束：create_clock、input/output delay 约束的含义。

二面重点

• 项目深挖：接口协议（如以太网 MAC、LVDS、PCIe）你负责哪段逻辑？带宽怎么算？
• 调试故事：一个只在板上偶发的 bug，你怎么用 ILA/ChipScope 定位——过程比结论重要。
• 架构题：一路 4K 视频实时缩放的数据通路怎么设计（行缓存、乒乓、背压）。

准备建议

• 三大手写题（FIFO、状态机、跨时钟域）写到不假思索。
• 准备一个能画出框图的完整项目：时钟规划、数据通路、资源占用、时序收敛过程。
• 了解目标公司器件平台（Xilinx/Altera/国产），工具链术语对得上。