岗位与去向
DFT（Design for Testability，可测性设计）岗分布在 GPU/SoC 设计公司与大型数字芯片团队：在设计阶段插入扫描链、MBIST、边界扫描等测试结构，生成量产测试向量，是连接设计与量产测试的桥梁。
面试高频
- 一个普通 D 触发器怎么改造成可扫描触发器？扫描链对时序有什么影响？
- stuck-at 与 transition 故障模型的区别，ATPG 覆盖率上不去怎么排查？
- MBIST 为什么是存储器测试的主流方案？March 算法测什么缺陷？
- 测试压缩（compression）结构解决什么问题？
- DFT 插入后 STA 出现违例，常见原因和修复思路？
与相邻岗位的边界
- 数字验证：验逻辑功能对不对（UVM/覆盖率）；DFT 验「制造缺陷测得出来」。
- 后端 PR：DFT 结构会影响布局布线与时序收敛，需协同。
- 量产测试（ATE）：DFT 生成的向量最终在测试机台上执行。
准备清单
- 数字电路与 STA 基础题过一遍，扫描链原理能白板画出来。
- 找一门带 Tessent/DFTMAX 实验的公开课程做完，记录覆盖率调优过程。
- 了解目标公司芯片类型（GPU/SoC/存储）对应的测试重点差异。