李振宇 - 数字 IC 设计工程师

教育背景

• 曾获奖项：研究生国家奖学金；全国大学生集成电路创新创业大赛（集创赛）全国一等奖（队长）；
• 校园经历：担任院研究生会学术部负责人，组织 4 期芯片设计技术沙龙；获校研究生“十佳学术新星”称号；

实习经历

负责模块：高性能 SoC 芯片 PCIe/DMA 控制器 RTL 设计与优化 Verilog 低功耗设计 CDC STA

负责新一代 SoC 芯片高速接口 IP 的 RTL 设计与低功耗优化，为海思芯片的按期流片与一次点亮提供前端设计保障。

• 独立完成 PCIe 4.0 DMA 控制器的 RTL 设计与代码重构，采用多级流水与 Outstanding 事务调度机制，解决高带宽场景下的吞吐瓶颈，有效数据带宽提升至 92%
• 设计跨时钟域（CDC）同步与握手电路，配合 SpyGlass 检查清理全部违例，实现流片前 0 CDC 违例收敛
• 引入时钟门控与操作数隔离等低功耗手段，模块动态功耗降低 27%，时序收敛余量保持不变（WNS ≥ 0.1ns）
• 搭建 Python 自动化回归测试脚本，集成波形比对与报告生成，回归验证周期从 2 天缩短至 4 小时

负责模块：5G 基带 SoC 低功耗子系统的 RTL 开发与验证 SystemVerilog UPF UVM SMIC 28nm

参与 5G 基带 SoC 低功耗子系统的设计、验证与后端协同全流程，支撑芯片回片一次点亮与量产交付。

• 参与 5G 基带 SoC 低功耗子系统 RTL 开发，完成 10+ 子模块的时钟复位架构梳理，解决复位序列冲突问题，芯片回片一次点亮成功
• 采用多阈值电压综合与电源域划分策略，在 SMIC 28nm 工艺下使待机功耗下降 41%
• 基于 UVM 方法学搭建模块级验证环境，代码覆盖率达 100%，功能覆盖率达 98%
• 使用 Verdi 定位并推动修复 30+ 设计缺陷，输出缺陷分析报告，版本迭代缺陷密度下降 35%

科研与项目经历

项目描述：面向物联网边缘场景，主导自研 RV32IMC 五级流水线处理器核及外围 SoC 的设计、验证与全流程流片。

• 主导 RV32IMC 五级流水线处理器核微架构设计与 RTL 实现，支持 2 条自定义扩展指令，性能达 3.1 CoreMark/MHz
• 设计 BTB + GShare 混合分支预测器，解决分支指令造成的流水线冲刷问题，CPI 从 1.32 降至 1.15
• 采用逻辑复制与重定时优化关键路径，主频从 100MHz 提升至 166MHz，面积开销仅增加 3%
• 独立完成综合、形式验证与布局布线全后端流程，基于 SMIC 40nm 工艺完成 MPW 流片，回片功能测试一次通过

技能证书/其他

• 数字前端：熟练掌握 Verilog/SystemVerilog RTL 设计，熟悉跨时钟域处理、亚稳态分析、时钟门控与 UPF 低功耗设计方法
• 验证与工具：熟悉 UVM 验证方法学，熟练使用 VCS/Verdi/Xcelium 仿真调试、SpyGlass Lint/CDC 检查、DC 综合与 Formality 一致性验证
• 后端与工艺：了解 PrimeTime STA、Calibre DRC/LVS 物理验证流程，熟悉 SMIC 28nm / 40nm 工艺库与 MPW 流片全流程
• 编程基础：熟练掌握 C/C++ 与 Python（自动化脚本、验证环境搭建）；英语 CET-6，可流畅阅读英文 Datasheet 与 IEEE 论文